作者 | wang yuanteng
通常，单一频点导出的spice网表是可读的，并且只描述结构在该频率下的行为。对于不需要可读性但希望在整个频段上进行精确建模的情况，我们希望使用宽带spice。
虽然仿真实例013：ic封装的rlc提取以及等效电路中曾经提到过，“rlcg生成的spice都是单独频点的结果，想要得到宽带的spice需要用s参数加idem工具进行转换”。但时过境迁，尽管关于partial rlc的内容更新较少，其实partial rlc早就可以提取宽带spice了。
我们以component library中的bondwire为例，来看一下具体提取方法。
打开bondwire工程，在求解器设置界面，选择export settings。
弹出设置界面：
中间是原有的单频点导出功能，可以设定若干个频点。下方即导出宽带spice功能。该功能中，求解器使用矢量拟合算法生成spice，故同时可设置拟合精度。
设置完成之后，点击求解器start，仿真结束后即可在工程文件夹下，result>spice下找到spice文件。
另外，值得一提的是，相比之前仿真实例010:提取局部电感电阻（2020版新功能）和仿真实例013：ic封装的rlc提取以及等效电路中介绍的一些功能细节，目前partial rlc求解器有一些显著的更新。例如，可以支持open 边界，增加了网格自适应功能、电流可视化等功能。感兴趣的小伙伴可以自己在新版本体验，帮助文档中亦有相关功能说明。
（内容、图片来源：cst仿真专家之路公众号，侵删）
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